文／周小仨
摘要：随着電子科技的高速發展，傳統的電子技術逐漸被電子線路設計自動化所取代，以FPGA/CPLD為硬件，以verilog語言為軟件的EDA技術應用越來越廣泛，本文旨在以一個具體的數碼時鐘設計為例，将以硬件描述語言來設計特定芯片的流程呈現給大家。
關鍵詞：verilog；數碼時鐘；動态掃描；EDA
引言
何謂verilog？VerilogHDL硬件描述語言的應用是業界最為廣泛的。Verilog語言可用來設計各種層次的數字電路，還可以進行數字系統的綜合，驗證仿真調試和時序邏輯分析等。Verilog語言适合各個層次的描述及設計，如算法級，寄存器級，邏輯級，門級和版圖級等。Verilog語言進行設計的優點與工藝性無關。硬件工程師設計系統，驗證邏輯階段可較少考慮工藝實現的具體細節，隻要根據系統需求加以各種約束條件，就可設計出滿足需要的電路[1]。Verilog語言是為了制作各層級的邏輯電路，從而用來描述ASICs和FPGA的設計。Verilog的設計者可以用C編程語言的語法作為基礎，使得從業者比較容易掌握。目前專用集成電路（ASIC）的從業人員，都需要掌握verilog語言，在芯片設計領域，有超過90%的公司是用verilog語言進行芯片設計和開發。從業人員使用電腦對verilog仿真和綜合，可以高效的設計出數字系統及産品。[2]
1、Verilog時鐘設計原理